Разделы

Разработка RTL-модели расширителя линий ввода-вывода микроконтроллера

При проектировании сложных современных устройств используются различные технологии. В настоящее время применение больших интегральных схем (БИС) и сверхбольших интегральных схем (СБИС) при разработке радиоэлектронной аппаратуры (РЭА) позволяет достичь высокой степени интеграции и уменьшить количество используемых корпусов микросхем. При этом повышаются функциональные характеристики аппаратуры, такие как надежность, скорость работы, а также снижается стоимость и потребляемая мощность. В этих условиях все более широкое применение в современной РЭА находит относительно новый кристалла в корпус. Время метод разработки БИС и СБИС - метод программируемых логических интегральных схем (ПЛИС).

ПЛИС (англ. programmable logic device, PLD)-электронный компонент, используемый для создания цифровых интегральных схем. В отличие от обычных цифровых микросхем, логика работы ПЛИС не определяется при изготовлении, а задаётся посредством программирования (проектирования). Для программирования используются программаторы и отладочные среды, позволяющие задать желаемую структуру цифрового устройства в виде принципиальной электрической схемы или программы на специальных языках описания аппаратуры (тип компьютерных языков для формального описания электрических цепей, особенно цифровой логики. Он описывает структуру и функционирование цепи): «Verilog», «VHDL», «AHDL» и др.

Основное преимущество ПЛИС перед другими специализированными схемами - это малое время изготовления требуемых заказных вариантов схем. Исчезает необходимость обращаться к изготовителям интегральных микросхемы (ИМС) для нанесения металлической маски и установки получения нужной интегральной схемы (ИС) из стандартной ПЛИС измеряется секундами и минутами.

Всё это обеспечивает ряд преимуществ применения ПЛИС в современной РЭА:

. Уменьшение габаритов устройства;

. Повышение технических характеристик. За счёт малого времени задержки на вентиль, благодаря чему повышается системное быстродействие, сокращается потребляемая мощность устройства;

. Гибкость конфигурации устройств. Изменяя внутренние связи ПЛИС, можно быстро и без лишних затрат на модернизацию аппаратной части вводить новые признаки в аппаратуру.

. Обеспечение эффективного программирования работы устройства с применением языка «VHDL» или «Verilog».

Таким образом, логическое проектирование в упрощенном понимании заключается в разработке поведенческой (behavioral) модели на языке HDL и последующем автоматическом преобразовании программного кода в модель устройства, описанную с помощью абстракции регистровых передач сигналов (RegisterTransferLevel, RTL- Уровень).

Функциональные возможности описания на уровне регистровых передач моделируются и верифицируются относительно исходных технических требований, которая используется как эталонная модель (golden model) для верификации проекта на каждом уровне абстракции. Данный этап и называется функциональной верификацией модели.

По описанию на уровне RTL с помощью программы логического синтеза формируется список цепей (gate level netlist), учитывающий задержки на элементах (но, как правило, не учитывающий временные задержки на межсоединениях), который используется для временной верификации проекта (timing verification). Цель временного моделирования - проверить, удовлетворяет ли разрабатываемая БИС заданным временным ограничениям (timing constraints).

Описание модели на уровне регистровых передач использует компоненты типа сумматоров, перемножителей, регистров, мультиплексоров и т.п., чтобы представить структуру проекта и его межсоединения. Описание на уровне RTL моделируется, как правило, выполняется событийное моделирование (eventdriven simulation) с целью верификации функциональности и основных временных характеристик. Верифицированная функциональная модель служит основой для синтеза на уровне логических вентилей. Логический синтез представляет собой методологию проектирования для оптимизации на уровне логических элементов (gate-level).

В данном курсовом проекте необходимо разработать RTL-модель расширителя линий ввода-вывода, описать его работу и последовательность входных воздействий на языке Verilog, промоделировать работу поведенческой модели и устранить ошибки проектирования, создать в САПР XilinxISE реализацию построенной модели в базисе ПЛИС CoolRunner-II.

Для выполнения данной задачи необходимо изучить работу расширителя ввода-вывода, ПЛИС, синтаксис языка Verilog, а также САПР.

Рис. 1

Интерфейс расширителя ввода-вывода

Sda - последовательные двунаправленные данные

А0:А2 - адресный вход_A, Int_B - входы портов прерывания А и В

    Другие материалы

    Проектирование междугородной магистрали между Липецком и Белгородом с использованием оптического кабеля
    Требуется спроектировать оптическую кабельную магистраль между городами Грозным и Ставрополем. Передача данных по оптоволоконным кабелям ВОЛС имеет целый ряд преимуществ над передач ...

    Проектирование компьютерных сетей
    1. Тема проектирования : Распределенная вычислительная сеть . Уровень проектирования : 5 . Теоретический вопрос для проработки : Метод коммутации каналов и сообщений. ...

    Разработка RTL-модели расширителя линий ввода-вывода микроконтроллера
    При проектировании сложных современных устройств используются различные технологии. В настоящее время применение больших интегральных схем (БИС) и сверхбольших интегральных схем (СБИС) ...

    Копирайт 2018 : www.ordinarytech.ru